MCF52221CVM66 IC MCU 32BIT 128KB FLSH 81MAPBGA Semiconductor en escala libre

Resumen general

Este capítulo proporciona una visión general de las características del microprocesador, incluidos los principales componentes funcionales.

Características clave

En la Figura 1 se muestra un diagrama de bloques de los MCF528x y MCF521x.
• Procesador RISC de longitud variable ColdFire de versión estática 2
¢ Función estática
Dirección y ruta de datos de 32 bits en el chip
¢ Núcleo de procesador y frecuencia de bus hasta 80 MHz
- 16 registros de datos y direcciones de 32 bits de uso general
ColdFire ISA_A con extensiones para soportar el registro de punteros de pila de usuario y cuatro nuevas instrucciones para un procesamiento de bits mejorado
Unidad EMAC mejorada con cuatro acumuladores de 48 bits para soportar algoritmos de procesamiento de señales de 32 bits
Descifrar instrucciones ilegales que permiten el soporte de emulación de 68K
• Soporte de depuración del sistema
¢ Seguimiento en tiempo real para determinar la trayectoria de ejecución dinámica
El modo de depuración en segundo plano (BDM) para depuración en circuito
- soporte de depuración en tiempo real, con un registro de punto de interrupción de hardware visible para el usuario (PC y dirección con datos opcionales) que se puede configurar en un disparador de 1 o 2 niveles
• Memorias en el chip
Cache de 2 Kbyte, configurable sólo para instrucciones, sólo para datos o split I/D-cache
¢ SRAM de doble puerto de 64 Kbyte en el bus interno de la CPU, accesible por los maestros de bus de núcleo y no núcleo
(por ejemplo, DMA, FEC) con soporte de fuente de alimentación en espera
512 Kbytes de memoria Flash entrelazada que admite accesos 2-1-1-1
(256 Kbytes en el MCF5281 y el MCF5214, sin Flash en el MCF5280)
Este producto incorpora la tecnología SuperFlash® con licencia de SST.
• Gestión de la energía
- Funcionamiento totalmente estático con modo de espera del procesador y modo de parada del chip completo
Respuesta muy rápida a las interrupciones del modo de sueño de baja potencia (característica de despertar)
¢ Activar/desactivar el reloj para cada periférico cuando no se utilice
• Controlador Ethernet rápido (FEC) (no disponible en los MCF5214 y MCF5216)
Capacidad 10BaseT, medio o completo dúplex
Capacidad 100BaseT, full-duplex de medio o de rendimiento limitado
¢ En el chip se transmiten y reciben FIFO
- Control DMA integrado
Anillos de descripción flexibles basados en la memoria
Interfaz independiente de los medios (MII) para el transmisor y receptor (PHY)
• Módulo FlexCAN 2.0B
Incluye todas las características existentes del módulo Freescale TouCAN
Implementación completa de las especificaciones del protocolo CAN versión 2.0B
Datos estándar y marcos remotos (hasta 109 bits de largo)
Datos extendidos y fotogramas remotos (hasta 127 bits de largo)
Duración de los datos de 0 a 8 bytes
Rate de bits programable hasta 1 Mbit/s
¢ Hasta 16 búferes de mensajes (MB)
Se puede configurar para recibir (Rx) o transmitir (Tx)
Apoyo a los mensajes estándar y ampliados
El espacio no utilizado del búfer de mensajes (MB) puede utilizarse como espacio RAM de uso general.
Capacidad de modo de escucha exclusiva
¢ Direccionamiento relacionado con el contenido
No hay semáforas de lectura/escritura
¢ Tres registros de máscaras programables

Especial para MB14
Especial para el MB15
¢ Sistema de transmisión inicial programable: ID o número de búfer más bajo
Tiempo de marca basado en un temporizador de 16 bits
El tiempo global de la red, sincronizado por un mensaje específico
¢ Modo de E/S programable
Se puede enmascarar
• Tres transmisores universales asíncronos/receptores síncronos (UART)
Divididor de 16 bits para generación de reloj
¢ Interrupción de la lógica de control
Se puede enmascarar
El apoyo de la DMA
Los formatos de datos pueden ser de 5, 6, 7 u 8 bits con paridad par, impar o nula
Hasta 2 bits de parada en incrementos de 1/16
Capacidades de detección de errores
El soporte de modem incluye líneas de solicitud para enviar (URTS) y de envío claro (UCTS) para dos UART.
Transmitir y recibir búferes FIFO
• módulo I2C
Interfaz de bus interchip para EEPROM, controladores LCD, convertidores A/D y teclados
Compatible con el bus I2C estándar de la industria
El modo maestro o esclavo admite múltiples amos
La generación automática de interrupciones con nivel programable
• Interfaz periférica serie en cola (QSPI)
Transmisiones sincronizadas de tres cables y full-duplex
¢ Hasta cuatro selecciones de chips disponibles
¢ Sólo funcionamiento en modo maestro
Las velocidades de bits maestros programables
¢ Hasta 16 transferencias preprogramadas
• Convertidor analógico a digital en cola (QADC)
8 canales de entrada analógicos directos o hasta 18 canales de entrada multiplexados
Resolución de 10 bits +/- 2 cuentas de precisión
¢ Tiempo de conversión mínimo de 7 μS
¢ Muestra interna y almacenaje
El tiempo de muestreo de entrada programable para varias impedancia de la fuente
Dos colas de comandos de conversión con un total de 64 entradas
¢ Posibles subcuadas mediante el mecanismo de pausa
¢ Completación de la cola y pausa de interrupciones de software disponibles en ambas colas
Los punteros de cola indican la ubicación actual de cada cola
¢ Modos de cola automatizados iniciados por:
¢ Disparador de borde externo y disparador de puerta
¢ Temporizador periódico/intervalo, dentro del módulo QADC [Lista 1 y 2]
Comando de software
¢ Escaneo único o continuo de las colas
Los datos de salida se pueden leer en tres formatos:
No firmado
Firmado por la izquierda
¢ izquierda-justificada sin firmar
Los canales analógicos no utilizados pueden utilizarse como E/S digitales
Se ha implementado una configuración de bajo número de pines
• Cuatro temporizadores DMA de 32 bits
Resolución de 15 ns a 80 MHz (66 MHz para MCF5214 y MCF5216)
Fuentes programables para la entrada del reloj, incluida una opción de reloj externo
¢ Prescaler programable
Capacidad de captura de entrada con borde del gatillo programable en el pin de entrada
¢ Comparación de salida con el modo programable para el pin de salida
- Modo libre de ejecución y reinicio
Las interrupciones mascables en la captura de entrada o en la comparación de referencias
La capacidad de activación de DMA en la captura de entrada o en la comparación de referencia
• Dos temporizadores generales de 4 canales
¢ Cuatro canales de captura de entrada/salida de 16 bits comparados por temporizador
Arquitectura de 16 bits
¢ Prescaler programable
La amplitud de los pulsos varía de microsegundos a segundos.
¢ Un solo acumulador de pulso de 16 bits
Capacidad para arrancar desde la memoria Flash interna o las memorias externas de 8, 16 o 32 bits de ancho (Continuar..)