W9725G8KB-25 TR IC DRAM 256MBIT PARALÉL 60WBGA Winbond Electrónica

Descripción general

El W9725G8JB es una 256M bits DDR2 SDRAM, organizado como 8,388,608 palabras x 4 bancos x 8 bits. Este dispositivo logra velocidades de transferencia de alta velocidad de hasta 1066Mb/sec/pin (DDR2-1066) para aplicaciones generales. W9725G8JB se clasifica en los siguientes grados de velocidad: -18, -25,25I y -3El -18 cumple con la especificación DDR2-1066 (7-7-7).Los -25/25I cumplen con las especificaciones DDR2-800 (5-5-5) o DDR2-800 (6-6-6) (el grado industrial de 25I que está garantizado para soportar -40 °C ≤ TCASE ≤ 95 °C)El -3 es compatible con la especificación DDR2-667 (5-5-5).

Características

• Fuente de alimentación: VDD, VDDQ = 1,8 V ± 0,1 V
• Arquitectura de doble velocidad de datos: dos transferencias de datos por ciclo de reloj
• CAS latencia: 3, 4, 5, 6 y 7
• Duración del estallido: 4 y 8
• Se transmiten/reciben datos con estrobos de datos bidireccionales y diferenciales (DQS y DQS)
• Alineación de borde con datos de lectura y alineación central con datos de escritura
• DLL alinea las transiciones DQ y DQS con el reloj
• Entradas de reloj diferencial (CLK y CLK)
• Máscaras de datos (DM) para escribir datos.
• Los comandos introducidos en cada borde positivo de CLK, datos y máscara de datos se refieren a ambos bordes de DQS
• Se admite la latencia aditiva programable de CAS publicada para aumentar la eficiencia del bus de comandos y datos
• Lectura de latencia = latencia aditiva más latencia CAS (RL = AL + CL)
• Ajuste de impedancia fuera del chip-conductor (OCD) y terminación en la matriz (ODT) para una mejor calidad de la señal
• Función de precarga automática para ráfagas de lectura y escritura
• Modos de actualización automática y autoactualización
• Desactivación de la carga y desactivación activa
• Escribir máscara de datos
• Escribir la latencia = leer la latencia - 1 (WL = RL - 1)
• Interfaz: SSTL_18
• Embalado en WBGA 60 Ball (8X12.5 mm2), con materiales libres de plomo y compatibles con RoHS