MT29C1G12MAACAEAMD-6 IT IC FLASH RAM 1GBIT PAR 130VFBGA Micron Technology Inc. El objetivo de las operaciones de las mismas es el desarrollo de un sistema de almacenamiento de datos de alta calidad.

Descripción general

Los dispositivos Flash Micron NAND incluyen una interfaz de datos asincrónica para operaciones de E/S de alto rendimiento. Estos dispositivos utilizan un bus de 8 bits altamente multiplexado (E/Ox) para transferir comandos, direcciones y datos.Hay cinco señales de control utilizadas para implementar la interfaz de datos asíncrona: CE#, CLE, ALE, WE#, y RE#. Las señales adicionales controlan la protección de escritura del hardware y monitorean el estado del dispositivo (R/B#).
Esta interfaz de hardware crea un dispositivo de bajo número de pines con un pinado estándar que sigue siendo el mismo de una densidad a otra, lo que permite futuras actualizaciones a vínculos de mayor densidad sin ningún rediseño de la placa.
Un objetivo es la unidad de memoria a la que accede una señal de activación de chip.Una matriz NAND Flash es la unidad mínima que puede ejecutar de forma independiente comandos e informar el estado. Una matriz NAND Flash, en la especificación ONFI, se conoce como unidad lógica (LUN).ver Organización de dispositivos y matriz.
Este dispositivo dispone de un ECC interno de 4 bits que puede activarse mediante las funciones GET/SET.
Para obtener más información, véase el CCE interno y el mapeo de las zonas de reserva del CCE.

Características

• Open NAND Flash Interface (ONFI) compatible con la norma 1.01
• Tecnología de células de un solo nivel (SLC)
• Organizaciones
️ Tamaño de página x8: 2112 bytes (2048 + 64 bytes)
️ Tamaño de página x16: 1056 palabras (1024 + 32 palabras)
️ Tamaño del bloque: 64 páginas (128K + 4K bytes)
Tamaño del avión: 2 aviones x 2048 bloques por avión
¢ Tamaño del dispositivo: 4 GB: 4096 bloques; 8 GB: 8192 bloques 16 GB: 16.384 bloques
• Rendimiento de E/S asíncrono
¢ TRC/tWC: 20ns (3,3V), 25ns (1,8V)
• Rendimiento de la matriz
¢ Lectura de la página: 25μs 3
¢ Página del programa: 200 μs (tipo: 1,8 V, 3,3 V) 3
Bloqueo de borrado: 700 μs (TYP)
• Conjunto de comandos: Protocolo ONFI NAND Flash
• Conjunto de comandos avanzados
El modo de caché de la página del programa4
Leer el modo de caché de la página 4
¢ Modo programable de una sola vez (OTP)
Comando de dos planos 4
Las operaciones de matriz entrelazada (LUN)
Leer el identificador único
Bloqueo de bloqueo (sólo 1,8 V)
movimiento de datos internos
• El byte de estado de operación proporciona un método de software para detectar
¢ Finalización de la operación
Condición de aprobación o de rechazo
El estado de protección de escritura
• La señal Ready/Busy# (R/B#) proporciona un método de hardware para detectar la finalización de la operación
• WP# señal: Escribir proteger todo el dispositivo
• El primer bloque (dirección de bloque 00h) es válido cuando se envía desde fábrica con ECC. Para el ECC mínimo requerido, véase Gestión de errores.
• El bloque 0 requiere ECC de 1 bit si los ciclos de PROGRAM/ERASE son inferiores a 1000
• Requerido como primer comando después de encendido
• Método alternativo de inicialización del dispositivo (Nand_In it) después de encendido (contacto de fábrica)
• Operaciones de movimiento de datos internos soportadas dentro del plano desde el que se leen los datos
• Calidad y fiabilidad
¢ Conservación de los datos: 10 años
Durabilidad: 100.000 ciclos de programación/borrado
• Rango de tensión de funcionamiento
VCC: 2.7V 3.6V
VCC: 1,7 V 1,95 V
• Temperatura de funcionamiento:
️ Comercial: de 0°C a +70°C
Industriales (IT): de 40 oC a + 85 oC
• Paquete
️ TEP de 48 pines, tipo 1, CPL2
VFBGA de 63 bolas