CY7C1355C-133AXC IC SRAM 9MBIT PARALLEL 100TQFP Tecnologías Infineon

Descripción funcional [1]

El CY7C1355C/CY7C1357C es un 3,3V,256K x 36/512K x 18 SRAM sincronizada de flujo a través del estallido diseñada específicamente para admitir operaciones de lectura / escritura reales ilimitadas sin inserción de estados de esperaEl CY7C1355C/CY7C1357C está equipado con la lógica avanzada No Bus Latency (NoBL) requerida para permitir operaciones consecutivas de lectura/escritura con datos transferidos en cada ciclo de reloj.Esta característica mejora drásticamente el rendimiento de los datos a través de la SRAM, especialmente en sistemas que requieren frecuentes transiciones de escritura a lectura.

Características

• La arquitectura No Bus LatencyTM (NoBLTM) elimina los ciclos muertos entre los ciclos de escritura y lectura
• Puede soportar hasta operaciones de bus de 133 MHz con estados de espera cero
Los datos se transfieren en cada reloj
• Compatibles con pines y funcionalmente equivalentes a los dispositivos ZBTTM
• Control del búfer de salida automático de tiempo interno para eliminar la necesidad de utilizar OE
• Entradas registradas para el funcionamiento de flujo
• Capacidad de escritura de bytes
• Fuente de alimentación de entrada/salida de 3,3 V/2,5 V (VDDQ)
• Tiempos rápidos de reloj a salida
¢ 6,5 ns (para el dispositivo de 133 MHz)
• Pín Clock Enable (CEN) para activar el reloj y suspender el funcionamiento
• Escrituras sincronizadas con tiempo automático
• Habilitar la salida asíncrona
• Disponible en el paquete TQFP de 100 pines sin plomo y sin plomo de 119 bolas BGA y en el paquete FBGA de 165 bolas sin plomo y sin plomo.
• Tres chips permiten una ampliación de profundidad sencilla.
• Función de apagado automático disponible con el modo ZZ o desmarcar CE
• Escaneo de límites compatible con el IEEE 1149.1 JTAG
• Capacidad de explosión  orden de explosión lineal o entrelazado
• Baja potencia de espera